VMOS的開通與關斷

就VMOS的開關而言，分布參數的主要要素是結電容，其他影響要素還包括引線、端電極、PN結、管芯本體（基區）的等效分布電容和分布電感，工作頻率越高，上述“其他要素”的影響就越大。思索到柵極分布參數的VMOS的開關過程在本書第3章的3.3.4、3.3.5節曾經做了一些說明。

思索管子內部的分布參數以后，VMOS的開通與關斷可以用圖5.69所示的電路來說明。圖5. 69中的RH（上拉電阻）、RL（下拉電阻）和RG（外部電路的柵極電阻）是為了防止柵極振蕩而設的，RG(in) 內部柵極的等效電阻，在實際電路中足看不到的，Di為體二極管。

圖5. 69電路的相關波形如圖5.70所示，其中的(a)與本書第3章中的“圖3. 16”所示的柵電荷充放電波形圖是非常相似的。圖中波形為了說明問題而特意作了水平擴展，與輸入的方波相比較，柵極的理論波形變成了階梯波。

在圖5. 70(a)中，VMOS的開通被分紅了四個階段，以便于問題的說明。

第①階段為柵極開通延遲階段，柵極驅動信號主要對Cgs充電，直至柵極電壓（相關于源極）升高到VMOS的開啟電壓VGS（th），同時，Cgd也會被緩慢充電，其容量也會略有減小。

第②階段為漏極開通延遲階段。在輸人側，Cgs和Cgd被繼續充電，柵極電壓繼續上升，直至升高到“Miller Plateau Ievel”(米勒平頂電壓)VGS（pD）。Cgs在這個階段將被基本充溢，下一個階段將主要對Cgd中止充電，而Cgd又稱為米勒電容，VGS（pl）因此而得名。存輸出側，漏極電流疾速增加，直至抵達最大（負載額定電流），但是VMOS并非“真”的導通，漏源電壓并沒有變化，這是由于漏極和

源極的分布電感以及體二極管結電容的存在，這些電流源自上述分布電感的續流電流并對體二極管的結電容中止放電。

第③階段為漏極導通階段。這一階段對輸入側而言，IG主要對Cgd中止充電，柵極電壓基本不變，因此義稱為“米勒平頂區”。對輸出側而言，體二極管完全關斷，漏極電壓疾速降落直至降到VGS（pl）而略高于飽和壓降的水平。

第④階段為飽和導通階段。IG繼續對cgd中止充電，使漏極的導通程度加深直至抵達完好飽和導通，cgs和Cgd被完好充溢，IG逐漸降低到接近于0的水平，而柵極電壓則逐漸升到最高，抵達接近VDD的水平。不難發現，VMOS的開通功耗主要在②、③階段產生：在②階段，ID迅速提高，但是漏極電壓基本不變，VMOS的漏源極相當于—個大電阻；而在③階段，漏極電壓有一個降落的過程，但是漏極電流維持在最大水平。

VMOS的關斷同樣可以用圖5.70(b)的四個階段中止說明。

第①階段為柵極關斷延遲階段。柵極驅動電壓反轉后，首先對Cgs和Cgd進行放電，柵極電壓從最大值降低到VGS(pl）。對輸出側而言，漏極的電壓和電流都基本不變。

第②階段為漏極關斷延遲階段。漏極電壓（相關于源極）疾速升高，同樣是由于漏源極分布參數和體二極管結電容的存在，漏極電流基本堅持不變。在輸入側，IG也繼續對Cps和Cgd中止放電，ID的一部分則對Cgd中止充電（對IG而言．相當于放電）而且充電電流的數值要大于Ic對Cgd的放電電流，因此加速了Cgd的放電過程（對Ic而言）。對柵極電壓而言，這個階段和開通時的第③階段是相同的，都處于“米勒平頂區”階段。

第③階段為漏極關斷階段。漏極電流疾速降落，IG主要對Cgs放電，由于Cgd的放電在第②階段曾經基本完成。柵極電壓降落到了VGS（th），漏極電流基本。降落到了0，漏極關斷根本完成。假如負載不是純阻性的，體二極管會在這個階段導通，構成與ID方向相反的續流電流。

第④階段為關斷完成階段。ID繼續對Cgs放電直至放完，ID和VGS均降低到了最低程度，VMOS的關斷完畢。

不難發現，關斷過程中，關斷功耗也主要發作在②、③階段。

通常所說的開關功耗主要就是指開經過程中的開通功耗和關斷過程中的關斷功耗。由于開通與關斷的時間實踐上十分短，在此期間由于飽和導通惹起的功耗根本上能夠疏忽。開關功耗不只僅是VMOS管芯自身產生的，還包括體：二極管的續流功耗。在大功率高頻電路中，負載大多是理性負載，也有容性負載，極少有純阻性負載，因而續流功耗常常更為可觀。

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